HIVE-Project

PIC18F2550 hat geschrieben: ↑Mi 24. Feb 2021, 22:43 Ich schau morgen noch ein bisschen drüber, muss morgen früh raus.

Hast du einen Wiederstand von clk gegen Masse?

Hab alles ausprobiert, mit Widerstand und ohne , an allen Leitungen, nur CS und CLK, nur CLK, alles ohne Erfolg

Das setzen der Port-Pins vor dem DIRA Befehl macht Sinn, die Sache funktioniert aber trotzdem nicht am gleichen Port.
Irgendwo ist der Wurm drin.

Fällt dir was auf? PUB ClockStrobe outa[7..1]:=%1111111 outa[7..1]:=%0000000 Diese Sequenz war nur zum testen der CS und CLK Leitungen (siehe PSRAM2.Spin). Das die Pegel vor dem DIRA Befehl gesetzt werden lässt sich nicht in jeder Situation umsetzen, aber man könnte alle Pegel erst auf null und dan...

Schau mal in die PSRAM2.Spin, die andere war noch nicht fehlerfrei.

Hollo Pic,
hab meine Testdatei mal angehängt.

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